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Charlas FIEC 18 de diciembre de 2020

Resumen:

Este trabajo propone un diseño para monitorear la memoria de un sistema embebido, haciendo uso de la comunicación entre la Matriz de Puertas Lógicas Programables en Campo (FPGA) y el Sistema de Procesador Duro (HPS). Además, el HPS ha implementado un servicio web que permite visualizar una gráfica del seguimiento en tiempo real. El diseño propuesto puede ser una introducción al desarrollo de aplicaciones que se pueden monitorear específicamente para un componente del sistema embebido en FPGA, porque FPGA se está utilizando actualmente para diferentes propósitos como aprendizaje automático, procesamiento de imágenes en tiempo real, interfaz cerebro-computadora, entre otros.

Expositor:

Víctor Asanza(EL Oro - Ecuador, 1986). Se graduó como Ingeniero en Electrónica y Telecomunicaciones en 2009 (ESPOL, Ecuador). Se ha desempeñado como catedrático del Departamento de Electrónica desde 2012 en la Escuela Superior Politécnica del Litoral. Ha estado investigando en campos como Diseño de Sistemas Digitales basados ​​en FPGA, Sistemas Embebidos, Diseño de Hardware y Procesamiento de Señales Biomédicas con un interés de investigación importante en Inteligencia Artificial e Interfaz Cerebro-Computadora. Se graduó como magíster en Automatización y Control Industrial en 2012 (ESPOL, Ecuador). Actualmente es Ph.D. Candidato de la Escuela Superior Politécnica del Litoral en Informática Aplicada.