Ingeniero en Electrónica y Telecomunicaciones (ESPOL)
Investigador
Tema de Tesis: “Simulación de un Esquema de Modulación/Demodulación OFDM Utilizando un Modelo de Canal Multitrayectoria”
Publicaciones:
“Simulación de un Esquema de Modulación/Demodulación OFDM Utilizando un Modelo de Canal Multitrayectoria“; J.M. Vergara, R.L. Estrada; VI Congreso Internacional de Investigación en Ingeniería Eléctrica y Electrónica (CIIIEE 2008); Aguascaliente, AGS, México; Nov. 2008.
“Caracterización y Simulación del Devanecimiento a Corta Escala de un Canal Multitrayectoria para Esquema de Modulación/Demodulación OFDM”; J.M. Vergara, R.L. Estrada; XIII Congreso Internacional de Telecomunicaciones (SENACITEL 2008) ; Valdivia, Chile; Nov. 2008.
Áreas de Investigación:
Acceso fijo inalámbrico de banda ancha, OFDM, sistemas N-LOS (sin línea de vista), modelamiento, simulación.
Proyectos:
Experiencia como Investigador:
Tesista y Colaborador del Proyecto VLIR-ESPOL, Componente 8, Subcomponente de Telecomunicaciones. Guayaquil, Ecuador; 2004-2005.
Investigador Invitado en la SUPSI (Universidad de Ciencias Aplicadas del Sur de Suiza), Departamento de Tecnología Innovativa (Beca de la Fundación RETECA). Lugano, TI, Suiza; 2005-2006.
Investigador Principal del Proyecto VLIR-ESPOL, Componente 8, Subcomponente de Telecomunicaciones. Guayaquil, Ecuador; 2006-Actualidad.
Entrenamiento:
Seminarios Dictados:
Simulink aplicado a las Telecomunicaciones, 2006, 2007 y 2008.
Asociaciones Profesionales:
IEEE, Member
Representante para Ecuador del Job Site
Sociedad de Comunicaciones del IEEE (COMSOC), Member
IEEE-GOLD, Member
Idiomas:
Inglés, nivel óptimo de lectura y escritura, bueno de comprensión y conversación.
Italiano, nivel óptimo de comprensión y lectura, bueno de conversación, bajo de escritura.
Francés, nivel básico